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// +build sam,atsame51,atsame51j19
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// Peripheral abstraction layer for the atsame51.
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// Datasheet:
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// http://ww1.microchip.com/downloads/en/DeviceDoc/SAM_D5xE5x_Family_Data_Sheet_DS60001507F.pdf
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package machine
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import "device/sam"
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const HSRAM_SIZE = 0x00030000
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// This chip has five TCC peripherals, which have PWM as one feature.
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var (
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TCC0 = (*TCC)(sam.TCC0)
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TCC1 = (*TCC)(sam.TCC1)
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TCC2 = (*TCC)(sam.TCC2)
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TCC3 = (*TCC)(sam.TCC3)
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TCC4 = (*TCC)(sam.TCC4)
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)
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func (tcc *TCC) configureClock() {
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// Turn on timer clocks used for the TCC and use generic clock generator 0.
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switch tcc.timer() {
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case sam.TCC0:
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sam.MCLK.APBBMASK.SetBits(sam.MCLK_APBBMASK_TCC0_)
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sam.GCLK.PCHCTRL[sam.PCHCTRL_GCLK_TCC0].Set((sam.GCLK_PCHCTRL_GEN_GCLK0 << sam.GCLK_PCHCTRL_GEN_Pos) | sam.GCLK_PCHCTRL_CHEN)
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case sam.TCC1:
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sam.MCLK.APBBMASK.SetBits(sam.MCLK_APBBMASK_TCC1_)
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sam.GCLK.PCHCTRL[sam.PCHCTRL_GCLK_TCC1].Set((sam.GCLK_PCHCTRL_GEN_GCLK0 << sam.GCLK_PCHCTRL_GEN_Pos) | sam.GCLK_PCHCTRL_CHEN)
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case sam.TCC2:
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sam.MCLK.APBCMASK.SetBits(sam.MCLK_APBCMASK_TCC2_)
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sam.GCLK.PCHCTRL[sam.PCHCTRL_GCLK_TCC2].Set((sam.GCLK_PCHCTRL_GEN_GCLK0 << sam.GCLK_PCHCTRL_GEN_Pos) | sam.GCLK_PCHCTRL_CHEN)
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case sam.TCC3:
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sam.MCLK.APBCMASK.SetBits(sam.MCLK_APBCMASK_TCC3_)
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sam.GCLK.PCHCTRL[sam.PCHCTRL_GCLK_TCC3].Set((sam.GCLK_PCHCTRL_GEN_GCLK0 << sam.GCLK_PCHCTRL_GEN_Pos) | sam.GCLK_PCHCTRL_CHEN)
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case sam.TCC4:
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sam.MCLK.APBDMASK.SetBits(sam.MCLK_APBDMASK_TCC4_)
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sam.GCLK.PCHCTRL[sam.PCHCTRL_GCLK_TCC4].Set((sam.GCLK_PCHCTRL_GEN_GCLK0 << sam.GCLK_PCHCTRL_GEN_Pos) | sam.GCLK_PCHCTRL_CHEN)
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}
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}
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func (tcc *TCC) timerNum() uint8 {
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switch tcc.timer() {
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case sam.TCC0:
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return 0
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case sam.TCC1:
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return 1
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case sam.TCC2:
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return 2
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case sam.TCC3:
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return 3
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case sam.TCC4:
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return 4
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default:
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return 0x0f // should not happen
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}
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}
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